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Cerebras 宣布 CS-6 系统将首次引入晶圆级 3D 堆叠设计。
3D 堆叠 DRAM 将存储置于计算上方，突破 SRAM 容量瓶颈。
CS-6 整机系统足迹预计实现 5 到 10 倍的量化递减。
本摘要由 AI 辅助整理，请以正文内容为准。
在 Hot Chips 2026 活动上，Cerebras 披露了最新路线图，宣布未来的 CS-6 系统将首次引入晶圆级 3D 堆叠设计。这标志着 Cerebras 从过去纯 2D 的晶圆级引擎（WSE）架构，正式转向 3D 垂直封装，是其芯片架构层面的一次重大转折。
012D 晶圆扩容触顶，转向 3D 成为必然
Cerebras 的晶圆级引擎本身已达到单个晶圆在二维平面上的最大实用剪裁面积。业内普遍认为，继续在水平方向扩容将面临难以逾越的物理天花板。CS-6 引入 3D 堆叠设计，正是在这一物理极限下做出的架构选择。
023D 堆叠 DRAM：把存储搬到计算正上方
CS-6 的关键变化是引入 3D 堆叠 DRAM，将 DRAM 层通过超高带宽垂直互连直接置于逻辑/SRAM 晶圆之上。这是 Cerebras 首次在晶圆级 AI 芯片上垂直集成 DRAM，核心动机是把更多模型权重和状态放在更靠近计算的位置，在保留晶圆级低延迟数据流优势的同时，突破仅靠 SRAM 扩容的容量瓶颈。
减少 SRAM 面积占比还可以释放出更多空间用于布置核心算力硬件，从而在更小的芯片物理面积内塞入更多计算逻辑，进一步提升计算密度。
03系统级影响：模型承载更大，足迹更小
在不破坏数据局部性的前提下，CS-6 的设计可以提升每系统可承载的模型规模，从而减少运行超大模型所需的系统数量，对超大模型训练与推理的集群成本和复杂度产生直接影响。
Cerebras CEO Andrew Feldman 表示，得益于垂直 3D 堆叠对内部组件密度的极端压榨，CS-6 整机系统足迹将实现 5 到 10 倍的量化递减。这意味着同等数据中心空间可部署更高算力和更大模型，对数据中心部署密度和 TCO 意义重大。不过，具体指标尚未披露，实际效果仍需待产品交付后验证。
04当前基线与路线图时间线
作为对比，CS-4 已于 2026 年 Q3 开始常规供货，相较 CS-3 带来 10 倍词元容量和 2 倍速度，实现 750 PFLOPS（稀疏 FP16）与 129.6 PB/s 内存带宽。按照 Cerebras 路线图，CS-5 目标 2027 年，而 CS-6 位于路线图再往后两代的位置，并非近期可交付产品。